Abstract

In this paper, the design of 128-bit SEED cipher processor is presented based on modified F function. In this approach, a modified F function is used for speeding-up the proposed processor such a way that a new Look-up table is constructed for G function. The proposed SEED processor based on the modified function is coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 9.1i tool. In order to verify the designed processor, timing simulation is also performed by using simulator, Mentor ModelSim 6.2c.

본 논문에서는 개선된 F함수를 이용하여 128비트 SEED 암호 프로세서의 설계를 제안한다. 제안한 방법에서는 제안한 프로세서의 속도향상을 위하여 기존에 G 함수에 대한 새로운 룩업 테이블을 구성함으로써 개선된 F 함수를 사용한다. 제안한 SEED 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 9.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.

Keywords

• SEED cipher processor;
• F function;
• Look-up table;
• Verilog HDL

• SEED 암호 프로세서;
• F 함수;
• 룩업 테이블;