Journal of the Institute of Electronics and Information Engineers (전자공학회논문지)

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A 13-Gbps Low-swing Low-power Near-ground Signaling Transceiver

13-Gbps 저스윙 저전력 니어-그라운드 시그널링 트랜시버

  • Ku, Jahyun (Department of Electronic and Electrical Engineering, Hongik University) ;
  • Bae, Bongho (Department of Electronic and Electrical Engineering, Hongik University) ;
  • Kim, Jongsun (Department of Electronic and Electrical Engineering, Hongik University)
  • 구자현 (홍익대학교 전자전기공학부) ;
  • 배봉호 (홍익대학교 대학원 전자정보통신공학과) ;
  • 김종선 (홍익대학교 전자전기공학부)
  • Received : 2014.01.24
  • Accepted : 2014.03.27
  • Published : 2014.04.25
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Abstract

A low-swing differential near-ground signaling (NGS) transceiver for low-power high-speed mobile I/O interface is presented. The proposed transmitter adopts an on-chip regulated programmable-swing voltage-mode driver and a pre-driver with asymmetric rising/falling time. The proposed receiver utilizes a new multiple gain-path differential amplifier with feed-forward capacitors that boost high-frequency gain. Also, the receiver incorporates a new adaptive bias generator to compensate the input common-mode variation due to the variable output swing of the transmitter and to minimize the current mismatch of the receiver's input stage amplifier. The use of the new simple and effective impedance matching techniques applied in the transmitter and receiver results in good signal integrity and high power efficiency. The proposed transceiver designed in a 65-nm CMOS technology achieves a data rate of 13 Gbps/channel and 0.3 pJ/bit (= 0.3 mW/Gbps) high power efficiency over a 10 cm FR4 printed circuit board.

본 논문에서는 저전력 고속 모바일 I/O 인터페이스를 위한 저스윙 차동 니어-그라운드 시그널링 (NGS) 트랜시버를 소개한다. 제안하는 트랜스미터는 온-칩 레귤레이터로 정류된 프로그래머블한 스윙을 가지는 전압-모드 드라이버와 비대칭 상승/하강시간을 가지는 전단드라이버를 사용한다. 제안하는 리시버는 고주파이득을 신장시키는 피드-포워드 커패시터를 이용한 새로운 다중경로이득 차동앰프를 사용한다. 또한, 이 리시버는 가변적인 트랜스미터 출력스윙에 의한 입력 공통모드 변화를 보상하며, 리시버 입력단 증폭기의 전류 미스매치를 최소화하기 위하여 새로운 적응형 바이어스 생성기를 포함한다. 트랜스미터와 리시버에 적용된 새로운 간단하고 효과적인 임피던스 매칭 기술들의 사용으로 우수한 시그널 인테그리티와 높은 파워 효율을 이뤄냈다. 65 nm CMOS 공정으로 설계된 제안하는 트랜시버는 10 cm 길이의 FR4 PCB에서 채널당 13 Gbps의 전송속도와 0.3 pJ/bit (= 0.3 mW/Gbps)의 높은 파워 효율을 갖는다.

Keywords

References

  1. J. Poulton, R. Palmer, A. M. Fuller, T. Greer, J. Eyles, W. Dally, M. Horowitz, "A 14-mW 6.25Gb/s Transceiver in 90-nm CMOS", IEEE J. Solid-State Circuits, pp. 2745-2757, Dec. 2007.
  2. B. Leibowitz, R. Palmer, J. Poulton, Y. Frans, S. Li, J. Wilson, M. Bucher, A. Fuller, J. Eyles, M. Aleksic, T. Greer, N. Nguyen, "A 4.3 GB/s memory interface with power-efficient bandwidth scaling," IEEE J. Solid-State Circuits, pp. 889-898, Apr. 2010.
  3. K. Kaviani, A. Amirkhany, C. Huang, P. Le, W. Beyene, C. Madden, K. Saito, K. Sano, V. Murugan, K. Chang, and X. Yuan, "A 0.4-mW/Gb/s near-ground receiver front-end with replica transconductance termination calibration for a 16-Gb/s source-series terminated transceiver" IEEE J. Solid-State Circuits, vol. 48, no. 3, pp. 636-648, Mar. 2013 https://doi.org/10.1109/JSSC.2013.2242714
  4. Young-Hoon Song, Rui Bai, Kangmin Hu, Hae-Woong, Patrick Yin chiang, Samuel Palermo, "A 0.47-0.66 pJ/bit, 4.8-8 Gb/s I/O Transceiver in 65nm CMOS" IEEE J. Solid-State Circuits, VOL.5 pp. 1276-1289, May. 2013.
  5. K. Abugharbieh, S. Krishnan, J. Mohan, Varadarajan Devnath, and I. Duzevik, "An ultralow-power 10Gbits/s LVDS output driver," IEEE Trans, Circuits Syst. I, Reg.Papers, vol. 57, no 1, pp. 262-269, Jan. 2010. https://doi.org/10.1109/TCSI.2009.2015721
  6. K. Kaviani et al. A 6.4-Gb/s near-ground single-ended transceiver for dual-rank dimm memory interface systems. In International Solid-State Circuits Conference, February 2013.
  7. B. Nickolic, et al, "Sense-Amplifier based flip-flop," ISSCC Dig. Tech, Papers, pp. 282-283, Feb. 1999.