Journal of Advanced Navigation Technology (한국항행학회논문지)

The Korean Navigation Institute (한국항행학회)
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Design of Time Synchronizer for Advanced LR-WPAN Systems

개선된 LR-WPAN 시스템을 위한 시간 동기부 설계

  • Park, Mincheol (School of Electronics, Telecommunication and Computer Eng., Korea Aerospace University) ;
  • Lee, Dongchan (School of Electronics, Telecommunication and Computer Eng., Korea Aerospace University) ;
  • Jang, Soohyun (School of Electronics, Telecommunication and Computer Eng., Korea Aerospace University) ;
  • Jung, Yunho (School of Electronics, Telecommunication and Computer Eng., Korea Aerospace University)
  • 박민철 (한국항공대학교 항공전자 및 정보통신공학부) ;
  • 이동찬 (한국항공대학교 항공전자 및 정보통신공학부) ;
  • 장수현 (한국항공대학교 항공전자 및 정보통신공학부) ;
  • 정윤호 (한국항공대학교 항공전자 및 정보통신공학부)
  • Received : 2014.09.19
  • Accepted : 2014.10.07
  • Published : 2014.10.30
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Abstract

Recently, with the growth of various sensor applications, the need of wireless communication systems which can support variable data rate is increasing. IEEE 802.15.4 LR-WPAN system using 2.45 GHz frequency band is very popular for the sensor applications. However, since LR-WPAN only supports the data rate of 250 kbps, it has a limit to be applied to various sensor networks. Therefore, we define the preamble structure which can support the data rates of 31.25 kbps, 62.5 kbps, 125 kbps, and present the low-complexity hardware architecture for time synchronizer based on double-correlation algorithm which can resist the CFO (carrier frequency offset). Implementation results show that the proposed time synchronizer include the logic slice of 18.36 K and four DSP48s, which are reduced at the rate of 79.1% and 99.4%, respectively, compared with existing architecture.

최근 다양한 센서를 활용하는 응용분야의 증가로, 가변전송률을 지원하는 무선 통신 시스템의 필요성이 증가하고 있다. 이를 위해 2.45 GHz 주파수 대역을 사용하는 IEEE 802.15.4 LR-WPAN 시스템이 보편적으로 활용되고 있으나, LR-WPAN 시스템은 250 kbps의 단일 전송률만을 지원하고 있어 다양한 센서 네트워크 시스템에 응용되기에는 한계가 존재한다. 따라서, 본 논문에서는 31.25 kbps, 62.5 kbps, 125 kbps의 가변 전송률을 지원할 수 있는 프리앰블 구조를 정의하고, 주파수 오프셋에 강인한 이중 상관알고리즘을 기반으로 저복잡도 특성을 갖는 시간 동기부의 하드웨어 구조를 설계하였다. 제안된 시간 동기부는 18.36 K의 logic slices 및 4개의 DSP48s로 합성되었으며, 기존의 구조 대비 각각 79.1%와 99.4%의 감소를 보였다.

Keywords

References

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