The Journal of the Korea institute of electronic communication sciences (한국전자통신학회논문지)

Korea Institute of Electronic Communication Science (한국전자통신학회)
권호 표지
DOI QR코드

DOI QR Code

A Low Jitter Delay-Locked Loop for Local Clock Skew Compensation

로컬 클록 스큐 보상을 위한 낮은 지터 성능의 지연 고정 루프

  • 정채영 (서울과학기술대학교 전자IT미디어공학과) ;
  • 이원영 (서울과학기술대학교 전자IT미디어공학과)
  • Received : 2018.11.29
  • Accepted : 2019.04.15
  • Published : 2019.04.30
Download PDF
⟨ Previous Next ⟩

Abstract

In this paper, a low-jitter delay-locked loop that compensates for local clock skew is presented. The proposed DLL consists of a phase splitter, a phase detector(PD), a charge pump, a bias generator, a voltage-controlled delay line(VCDL), and a level converter. The VCDL uses self-biased delay cells using current mode logic(CML) to have insensitive characteristics to temperature and supply noises. The phase splitter generates two reference clocks which are used as the differential inputs of the VCDL. The PD uses the only single clock from the phase splitter because the PD in the proposed circuit uses CMOS logic that consumes less power compared to CML. Therefore, the output of the VCDL is also converted to the rail-to-rail signal by the level converter for the PD as well as the local clock distribution circuit. The proposed circuit has been designed with a $0.13-{\mu}m$ CMOS process. A global CLK with a frequency of 1-GHz is externally applied to the circuit. As a result, after about 19 cycles, the proposed DLL is locked at a point that the control voltage is 597.83mV with the jitter of 1.05ps.

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

Keywords

KCTSAD_2019_v14n2_309_f0001.png 이미지

그림 1. 제안된 회로의 전체 구조 Fig. 1 Overall structure of the proposed circuit

KCTSAD_2019_v14n2_309_f0002.png 이미지

그림 2. CML PD와 CMOS PD 소모전력 Fig. 2 Power consumptions of CML and CMOS PDs

KCTSAD_2019_v14n2_309_f0003.png 이미지

그림 3. 위상 스플리터의 회로도 Fig. 3 Schematic of the phase splitter

KCTSAD_2019_v14n2_309_f0004.png 이미지

그림 4. 위상 스플리터 입출력 신호 Fig. 4 Input/output of the phase splitter

KCTSAD_2019_v14n2_309_f0005.png 이미지

그림 5. VCDL의 회로도 Fig. 5 Schematic of the VCDL

KCTSAD_2019_v14n2_309_f0006.png 이미지

그림 6. Vcont에 따른 VCDL delay의 변화 Fig. 6 Change of VCDL delay according to Vcont

KCTSAD_2019_v14n2_309_f0007.png 이미지

그림 7. 레벨 변환기의 회로도 Fig. 7 Schematic of the level converter

KCTSAD_2019_v14n2_309_f0008.png 이미지

그림 8. 위상 스플리터 시뮬레이션 결과 Fig. 8 Simulation result of the phase splitter

KCTSAD_2019_v14n2_309_f0009.png 이미지

그림 9. 위상 스플리터의 듀티 사이클 특성 Fig. 9 Simulated duty cycle of the phase splitter

KCTSAD_2019_v14n2_309_f0010.png 이미지

그림 10. 제안된 DLL의 (a)동작과 (b)위상 오차 Fig. 10 (a) Operation and (b) phase error of the proposed DLL

KCTSAD_2019_v14n2_309_f0011.png 이미지

그림 11. 제안된 DLL의 지터 Fig. 11 Jitter of Proposed DLL

표 1. 인버터 구성 비율 Table. 1 Size ratio of Inverter

KCTSAD_2019_v14n2_309_t0001.png 이미지

표 2. 제안된 DLL 특성 요약 Table. 2 Summary of the proposed DLL (at 1GHz, nn, 1.2V, 27℃)

KCTSAD_2019_v14n2_309_t0002.png 이미지

References

  1. S. Yeo, J. Kim, T. Cho, S. Cho, and S. Kim, "Design of Low Power Current Memory Circuit based on Voltage Scaling," J. of the Korea Institute of Electronic Communication Science, vol. 11, no. 2, 2016, pp. 159-164. https://doi.org/10.13067/JKIECS.2016.11.2.159
  2. H. Moon, H. Kal, and W. Lee, "Study on Structure and Principle of Linear Block Error Correction Code," J. of the Korea institute of Electronic Communication Science, vol. 13, no. 4, 2018, pp. 721-728. https://doi.org/10.13067/JKIECS.2018.13.4.721
  3. S. Yeo, T. Cho, Y. Shin, and S. Kim, "Design of OTA Circuit for Current-mode FIR Filter," J. of the Korea Institute of Electronic Communication Science, vol. 11, no. 7, 2016, pp. 659-664. https://doi.org/10.13067/JKIECS.2016.11.7.659
  4. H. Park, J. Kwon, T. Hwang, and D. Kim, "A Development of Fusion Processor Architecture for Efficient Main Memory Access in CPU-GPU Environment," J. of the Korea Institute of Electronic Communication Science, vol. 11, no. 2, 2016, pp. 151-158. https://doi.org/10.13067/JKIECS.2016.11.2.151
  5. B. Kim, J. Lee, T. Hwang, and D. Kim, "Design of Lightweight Artificial Intelligence System for Multimodal Signal Processing," J. of the Korea Institute of Electronic Communication Science, vol. 13, no. 5, 2018, pp. 1037-1042. https://doi.org/10.13067/JKIECS.2018.13.5.1037
  6. K. Kim and J. Chong, "Mesochronous Clock Based Synchronizer Design for NoC," J. of the Korea Institute of Electronic Communication Science, vol. 10, no. 10, 2015, pp. 1123-1130. https://doi.org/10.13067/JKIECS.2015.10.10.1123
  7. Y. Moon, J. Choi, K. Lee, D. Jeong, and M. Kim, "An all-analog multiphase delay-locked loop using a replica delay line for wide-range operation and low-jitter," IEEE J. of Solid-State Circuits, vol. 35, no. 3, Mar. 2000, pp. 377-384. https://doi.org/10.1109/4.826820
  8. D. Rennie and M. Sachdev, "Comparative Robustness of CML Phase Detectors for Clock and Data Recovery Circuit," IEEE Int. Symp. on Quality Electronics Design, San Jose, USA, 2007.
  9. J. Maneatis, "Low Jitter Process Independent DLL based on Self-Biased Techniques," IEEE J. of Solid-State Circuits, vol. 31, no. 11, Nov. 1996, pp. 1723-1732. https://doi.org/10.1109/JSSC.1996.542317
  10. D. Kim, "Complementary clock generator and method for generating complementary clocks," United States Patent, no. 5867043, Feb. 2, 1999.